SK하이닉스가 향후 30년을 이끌 차세대 D램 기술 로드맵을 발표한다.

SK하이닉스는 지난 8일부터 오는 12일까지 일본 교토에서 진행되는 세계 최고의 반도체 학술대회 ‘IEEE VLSI 심포지엄’에 참가해 혁신 방향을 공유했다고 10일 밝혔다.

이날 행사에 참석하면서 내건 주제는 ‘지속 가능한 미래를 위한 D램 기술’이다.

SK하이닉스는 현재 테크 플랫폼을 통한 미세 공정이 한계에 다다르면서, 이를 극복하는 방법으로 10나노 이하 반도체에서 구조와 소재·혁신을 바탕으로 하는 ‘4F² VG’ 플랫폼을 활용한 3D D램 기술을 소개했다.

먼저 4F² 플랫폼은 D램이 데이터를 저장하는 ‘셀’ 단위 면적을 최소화하고 수직 게이트 구조를 적용한 플랫폼으로, 작은 칩에 더 많은 셀을 넣으면서도 속도는 높이는 기술이다.

글로벌 반도체 학회 IEEE VLSI 2025 참가 [SK하이닉스 제공]

이어 VG는 D램에서 스위치 역할을 하는 ‘게이트’가 옆으로 누워있는 평면구조에서 수직으로 세우고 그 위를 채널이 감싸는 3D 구조를 뜻한다.

현재는 주로 6F² 셀이 일반적이지만, 더 촘촘한 4F² 셀과 함께 회로부를 셀 영역 아래로 배치해 효율을 높이고 전기적 특성을 개선하는 것이 목표다.

SK하이닉스는 3D D램 방식으로 반도체를 쌓으면 제조 비용이 증가할 우려도 있지만, 기술 혁신을 통해 이를 극복하고 경쟁력을 확보할 수 있을 것으로 기대했다.

SK하이닉스 관계자는 “과거에는 20나노 D램이 반도체의 한계일 것으로 보았으나 혁신 기술의 개발로 기존의 한계를 여러 번 깨뜨린 바 있다”라고 말했다.

이어 “이번에도 마찬가지로 혁신 기술 개발에 집중해 향후 30년을 이끌어갈 D램 혁신 플랫폼을 구축할 것”이라는 포부를 밝혔다.

한편 오는 12일에는 SK하이닉스 박주동 부사장이 발표자로 참석해 VG와 웨이퍼 본딩 기술을 적용한 D램 최신 연구 결과를 공유할 예정이다.